Tính năng
• 2 kênh độc lập riêng biệt với giao diện điểm-điểm cho dữ liệu, địa chỉ và lệnh
• Đầu vào đồng hồ chênh lệch tốc độ dữ liệu nửa CA CK_t / CK_c cho CMD / ADD (CA) trên 2 kênh
• Bốn đầu vào đồng hồ chênh lệch tốc độ dữ liệu một nửa WCK_t / WCK_c, mỗi đầu vào được liên kết với một byte dữ liệu (DQ, DBI_n, EDC) trong kênh
• Dữ liệu Tốc độ dữ liệu gấp đôi (DDR) (liên quan đến WCK)
• Địa chỉ lệnh Tốc độ dữ liệu gấp đôi (DDR) (liên quan đến CK)
• 16 ngân hàng nội bộ
• 4 nhóm ngân hàng cho tCCDL = 3 tCK và 4 tCK
• Kiến trúc tìm nạp trước 16n: Truy cập đọc hoặc ghi 256 bit trên mỗi mảng trên mỗi kênh
• Chiều dài Burst: 16 chỉ
• Độ trễ ĐỌC có thể lập trình: 9 đến 31 tCK
• Độ trễ GHI có thể lập trình: 5 đến 8 tCK
• Chức năng MẶT NẠ DỮ LIỆU WRITE qua bus CA (mặt nạ byte đơn / đôi)
• Đảo ngược bus dữ liệu (DBI) &Đảo ngược bus địa chỉ lệnh (CABI)
• Đào tạo địa chỉ lệnh: giám sát đầu vào địa chỉ lệnh bằng tín hiệu DQ / DBI_n / EDC
• Đào tạo đồng hồ WCK2CK với thông tin pha bằng tín hiệu EDC
• Đào tạo đọc và ghi dữ liệu thông qua READ FIFO (độ sâu 6)
• ĐỌC mẫu FIFO tải trước bằng lệnh LDFF
• Tải dữ liệu ghi trực tiếp vào READ FIFO bằng lệnh WRTR
• Đọc liên tiếp READ FIFO bằng lệnh RDTR
• Tính toàn vẹn truyền dữ liệu đọc / ghi được bảo đảm bằng kiểm tra dự phòng theo chu kỳ bằng cách sử dụng CRC tốc độ dữ liệu một nửa hoặc toàn bộ
• Chế độ bật / tắt ĐỌC / GHI EDC
• Mẫu giữ EDC có thể lập trình cho CDR
• Độ trễ CRC READ có thể lập trình = 1 đến 4 tCK và độ trễ GHI CRC = 10 đến 16 tCK
• Chế độ năng lượng thấp
• Cảm biến nhiệt độ trên chip với chỉ số đọc
• Tự động sạc trước cho mỗi lần truy cập liên tục
• Chế độ tự động làm mới và tự làm mới
• 32ms, tự động làm mới (16k chu kỳ)
• Cảm biến nhiệt độ được kiểm soát tốc độ tự làm mới và tự làm mới một phần mảng
• Làm mới mỗi ngân hàng / Mỗi 2 ngân hàng
• Chấm dứt khi chết (ODT)
• ODT và cường độ trình điều khiển đầu ra tự động hiệu chuẩn với điện trở bên ngoài ZQ
• Đầu cuối có thể lập trình và bù đắp sức mạnh trình điều khiển (40 ohm đến 60ohm)
• VREF nội bộ cho đầu vào dữ liệu và đầu vào CA với các mức có thể lập trình
• Đầu vào VREF nội bộ riêng biệt cho CA (Lệnh / Địa chỉ)
• ID1 và ID2 của nhà cung cấp để nhận dạng
• Cấu hình chế độ x16 / x8 được đặt khi bật nguồn với EDC
• Cấu hình chế độ kênh giả (chế độ PC) được đặt khi bật nguồn với CA6
• Nguồn cung cấp 1.35V +/- 0.0405V cho hoạt động của thiết bị (VDD) (Hỗ trợ các bộ phận cụ thể 1.25V + 0.0375V)
• 1.35V +/- 0.0405V cung cấp cho giao diện I / O (VDDQ) (Hỗ trợ các bộ phận cụ thể 1.25V + 0.0375V)
• Cung cấp 1.8 + 0.108V / - 0.054V cho VPP
• Gói BGA 180 bóng với sân 0,75mm
• Quét ranh giới tuân thủ IEEE1149.1
Chú phổ biến: k4z80325bc-hc14, Trung Quốc, nhà cung cấp, nhà sản xuất, bán buôn, trong kho
